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摘要：在智能卡的設計中,集成電路器件特征尺寸變得越來越小。目前主流的工藝是130 nm和90 nm,所面臨的靜電放電(ESD,Electro Static Discharge)挑戰也越來越嚴峻。基于ESD研究背景,ESD故障機制和放電模型,ESD器件保護以及器件在布局上的ESD性能,對設計的ESD器件進行TLP實測,得出的結論在芯片的ESD設計中具有重要的參考意義。
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集成電路應用雜志， 月刊，本刊重視學術導向，堅持科學性、學術性、先進性、創新性，刊載內容涉及的欄目：產業評論、市場分析、設計與研究、工藝與制造、創新應用、新產品、區域動態、讀者信箱等。于1984年經新聞總署批準的正規刊物。
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