摘要：提出了一種帶寬為1~32 MHz、以1 MHz為步進的可調的連續時間Δ-Σ模數轉換器(ADC),并且在標準65 nm CMOS工藝下進行了流片驗證。設計采用傳統三階級聯反饋型(CRFB)結構,并基于圖形處理器單元(GPU)加速的連續時間Δ-ΣADC調制器系數設計方法針對系統系數進行了優化。設計在3組可調電阻、電容陣列的基礎上針對反饋電流數模轉換器(DAC)以及運算放大器進行了功耗可調設計,從而實現了功耗、輸入帶寬的高度可調特性。仿真結果表明,Δ-ΣADC在30 MHz帶寬模式下能夠實現81.36 dBc的無雜散動態范圍(SFDR),在1~32 MHz的不同帶寬模式下能夠實現80~85.9 dB的信噪失真比(SNDR)。整個接收系統的測試結果表明,在保證系統整體性能的情況下,在1,5,10,20和32 MHz帶寬模式下其功耗分別為33.7,45,48.9,77.1和101 mW。Δ-ΣADC的芯片面積為0.55 mm~2。